전자회로 챕터4.mosfet 모스펫

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Introductions

features of mosfets (compared to BJTs)

1.small area

2.simple process

3.low power

4.digital logic and memory functions using MOSFETs only

5.most VLSI circuits are made using MOS texhnology

positive Vgs repel the free holes ->a carrier depletion region

->attract electrons from the S & D in the channel region

induced n region -> n-channel -> inversion layer

threshold volage V

->Vgs at which a sufficient electrons accumulate in the channel

mosfet이란 <출처 나무위키>

n형 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)

집적회로가 나타날 수 있게 만든 트랜지스터이다. 소스와 드레인의 도핑에 따라 n형과 p형으로 나뉘고 n형과 p형이 나란히 있는 CMOS가 존재한다. 개발자는 벨 연구소에 근무하던 한국계 미국인 강대원 박사 등. 최초의 디자인은 그냥 실리콘 덩어리에다 옥사이드 깔아 놓고 메탈을 꾹 눌러 놓은 루티드스러운 형태였다. 발표된 순서는 BJT보다 먼저였으나, 실리콘과 옥사이드 사이의 인터페이스 스테이트를 제대로 줄이지 못 했기에 상용화는 지지부진이었다. 그러나 이후 실리콘 위에 옥사이드를 얻는 게 아니라, 실리콘 자체를 리액터에 넣어 산화시키는(수증기, H2O기반의 프리커서를 쓰면 wet, H2, O2 따로 넣으면 dry)공정이 개발된 이후 본격적으로 IC의 시대가 열린다. 여기에 가장 큰 공헌을 한 인물은 텍사스 인스트루먼츠의 잭 킬비. 

MOSFET의 작동 원리는 다음과 같다. 일반적으로 많이 사용되는 n-channel MOSFET의 경우, 게이트에 양의 전압을 인가하여 Substrate Silicon에 공핍층을 형성한다. 이 때 게이트 전압이 Threshold Voltage, 즉 문턱 전압을 넘게 되면 Oxide-Semiconductor Interface에 Minority Carrier인 전자가 밀집하게 되어 채널을 형성하고, 이 얇은 레이어를 Inversion Layer라고 부른다. 소스와 드레인 전극은 p-substrate에 n+로 도핑하여 형성되므로, 소스에 GND, 드레인에 드레인 전압 VD를 인가하여 전계를 형성하면 드레인 전류 ID가 VD에 의해 선형적으로 증가하는 꼴을 보인다. 한편 VD가 VG(게이트 전압) - VT(문턱 전압)에 도달하게 되면 더이상 전류량의 증가는 일어나지 않는다. 이 때 VG-VT를 Pinch-off Voltage라고 한다.

드레인에 축전기를 연결하면 DRAM이 된다. 축전기에 전하가 존재하면 1, 전하가 없으면 0이다. 사실상 우리가 보고 있는 TFT LCD모니터도 이와 동일한 메커니즘으로 작동한다. 다만, 축전기 역할을 하는 게 리퀴드 크리스털이다. 

그리고 게이트쪽에 유전막 층을 더 넣고, 전극을 하나 더 넣어, 이 유전막에 전자를 넣었다 뺐다 하면 생기는 문턱전압의 차이로 데이터를 쓰고 읽으면 플래시 메모리가 된다. 플래시 메모리에서는 유전막을 플로팅 게이트라고 하며 일반적인 이산화실리콘 대신 질화실리콘을 사용하는 경우가 많다. 플로팅 게이트에 전자를 넣으면 문턱전압이 높고 전자가 없으면 문턱전압이 낮다. SLC (Single Level Cell) 플래시 메모리의 경우, 예를 들어 문턱전압이 바뀌는 범위가 0.5 V 부터 1.5 V 라면 1 V 가량의 전압을 가해줬을 때 트랜지스터가 작동하면 1, 작동하지 않으면 0 이다. MLC (Multi Level Cell) 플래시 메모리는 문턱전압이 아주 낮으면 11 덜 낮으면 10 좀 높으면 01 아주 높으면 00 이런 식이다.

CPU나 GPU, DRAM, 플래시 메모리 공정의 nm 단위 숫자는 MOSFET의 크기[4]를 나타내는 것이며 숫자가 작을수록 좋다. 공정이 미세화되면 누설전류에 관한 문제가 심각해 지기 때문에 SOI[5] 기술 혹은 하프늄이나 지르코늄, 티타늄 산화물을 이용한 고유전율 유전막[6] 기술이 적용되어야 한다[8][9]. HKMG로는 감당이 안될정도로 공정이 미세화가 되자 소자를 물고기 지느러미 처럼 만든 FinFET이 나왔다. 3D라고 해서 FET를 쌓아올린것으로 생각할수 있으나 그냥 FET를 3D로 만든것에 불과하다. 하지만 물리학적 한계때문에 30nm미만 공정은 모두 이 방식으로 만들어지고 있다. 

21세기 들어서 High 파워 반도체를 제외하면 아날로그 집적회로는 거의 모두 CMOS 로 설계된다고 봐도 무방하다.

본문

서론. 이장에서는 다른 주요한 3단자 소자인 금속산화물 반도체 전계효과 트랜지스터를 공부한다. 이장의 냉요은 4장의 bJT에 관한 설명과 유사한 방식으로 제시되지만 독립적이다.

3단자 소자들은 신호증폭에서 디지털 논리 회로와 메모리 회로의 설계에 이르는 다양한 응용에 사용될수 잇기 때문에 2단자 소자들보다 훨씬 더 유용하다 관련된 기본적인 원리는 두 단자 사이의 전압을 사용하여 제 3의 단자에 흐르는 전류를 제어하는 것이다. 이런 점에서 3단자 소자는 제어된 전원을 실현하기 위해 사용할수 있으며, 증폭기 설계를 위한 기초가 된다.

3단자 소자를 스위치로 동작시킬수도 있으며, 논리 반전기의 실현을 위한 기초가된다. 비록 두 트랜지스터 유형이 가각 독특한 특징과 응용 분야를 가지고있지만 mosfet은 특히 단일 실리콘칩에 제조되는 회로인 집적회로의 설계에 가장 널리 사용되는 전자 소자가 되었다.

Mosfet은 아주 작게 만들수있고 제조공정이 간단하며 적은전력으로 동작한다.

5.1 소자 구조와 물리적인 동작

증가형 mosfet은 가장널리 사용되는 전계 효과 트랜지스터이다. 마지막 절을 제외하고 이 장에서는 증가형 mosfet의 공부에 전념할것이다. 먼저 이 절에서는 증가형 mosfet의 구조와 물리적인 동작을 배우는 것으로 시작한다.

이는 다음절에서 논의할 이 소자의 전류 전압 특성으로 이어진다.

5.1.1 소자 구조

그림5.1은 n채널 증가형 mosfet의 물리적 구조를 나타낸다.이 트랜지스터는 p형 기판위에 제조되며 지지대 역할을 하는 단결정 실리콘 웨이퍼이다.

고농도의 도핑된 2개의 n영역기판에 만들어져있으며

이 기판의 표면위에 전기적인 절연 특성이 양호하고 두께 tax인 얇은 이산화 실리콘층이 성장되어있으며 이층이 소스와 드레인 영역 사이의 표면저긍ㄹ 덮고 있다. 이 산화층 위에 금속이 증착되어 소자의 게이트 전극을 형성하고 있다.

또한 접점들은 소스, 드레인 , 그리고 몸체로 알려진 기판에도 만들어져있다.

여기서 소자의 명칭이 물리적인 구조에서 유래한다는 사실이 분명해진다.

실제로 현재 대부분의 mosfet은 실리콘 게이트 기술로 알려진 공정을 사용하여 제조되는데 특정한 종류의 실리콘이 사용된다.

mosfet의 다른명칭은 절연게이트 FET , IGFET이다.

이명칭 역시 소자의 무릴적인 구조에서 유래하며, 게이트 전극이 소자의 몸체로부터 전기적으로 절연한다는 사실을 강조한다.

바로 이 절연이 게이트 단자에 흐르는 전류를 극히 작게 만든다.

기판이 소스나 드레인 영역들과 pn접합들을 형성한다는것을 관찰하자.

정상적인 동작에서 이 pn접합들은 항상 역바이어스로 유지된다.

5.1.2 게이트 전압이 0일때의 동작

게이트에 0v의 전압이 인가되었을때 드레인과 소스 사이에는 애노드를 서로 맞댄 두 다이오드가 직렬로 존재한다.

한 다이오드는 n+드레인 영역과 p형 기판 사이의 pn접합으로 형성될것이고, 다른 다이오드는 p형기판과 n+소스 영역 사이의 pn접합으로 형성될것이다. 이러한 애노드를 서로맞댄 두 다이오드는 vds전압이 가해질떄 드레인에서 소스로 전류 전도를 막는다. 실제로 드레인과 소스 사이의 경로는 매우높은 저항을 가진다.

5.1.3 전류흐름을 위한 채널의 형성

여기서 우리는 소스와 드레인을 접지하였고 게이트에는 양의 전압을 인가했다. 소스가 접지되어있으므로 게이트 전압은 사실상 게이트와 소스 사이에 나타나므로 게이트 전압은 vGS로 표시된다. 게이트에 가해진 야으이 전압은 우선 자유정공들을 게이트 아래의기판영역에서 밀어낸다.

이정공들은 기판의 아래쪽으로 밀려나고 정공들이 있던 자리에는 캐리어 공핍영역이 남는다.

이 공핍영역은 억셉터 원자들과 연관된 속박 음전하로 채워져있으며, 이속박음전하들은 그들을 중화하던 정공들이 기판아래쪽으로 밀려났기 때문에 드러나게 되었다.

또한 양의 게이트 전압은 n+소스나 드레인 영역에서 채널 영역으로 전자들을 끌어당길 것이다.

따라서 유기된 채널을 반전층이라고도 부른다.

충분한 수의 이동 가능한 전자들이 채널 영역에 축적되어 도통되는 채널을 형성할때의 vgs의 값을 문턱 전압이라고 부르고 vt라고 부른다

캐피시터를 형성, 양의 게이트 전압은 양전하를 커패시터의 위쪽 판에 축적시킨다. 이에 대응하는 아래쪽 판의 음전하는 유기된 채널의 전자들로 구성된다.

따라서 하나의 전계가 수직 방향으로 형성된다. 채널 내의 전하량을 제어하는 것이 바로 이 전계 이므로, 이 전계가 채널 도전율을 결정하고, 그 결과로 Vds 전압이 인가될때 채널을 통해 흐르게 될 전류를 결정한다.

이것이 전계 효과 트랜지스터 라는 명칭의 기원이다.

Vds=0일때 각 지점들의 전압은 0이고 , vt에 대한 vgs의 초과 전압은 실효전압 또는 과구동 전압으로 표현되며, 채널의 전하를 결정하는 양이다. 이책에서는 Vgs-vt를 vov로 나타낼것이다.

산화물 커패시턴스로 부르는 cox는 단위 게이트 면적당 평행판 커패시터의 커패시턴스이고, w는 채널폭이며, L은 채널 길이이다. 산화물 커패시턴스는 cox=eox/tox

로 주어지며 eox=3.9eo=3.45x10^-11F/m

산화물 두께 tox는 mosfet을 제조하는 공정 기술에 의해 정해진다. 예로서 tox=4nm인 공정에 대해서 cox는 다음과 같다.

cox-3.45x10^-11/4x10^-9=8.6x10^-3

5.1.4작은 Vds 전압의 인가

채널을 유기하였으므로, 이제 그림 5.3에 나타난것처럼 양의 전압 Vds를 드레인과 소스 사이에 인가한다.

우선 Vds가 작은 경우를 고려해보자. 

근사적으로 일정하고 소스 끝의 값 vgs와 같다고 가정할 수 있다.

따라서 게이트와 채널의 각 지점 사이의 실효 전압은 vov로 유지되고 채널전하 q는 여전히 식(5.2)로 주어진다.

id=뮤*c*w/L*vov*vDS

첫번쨰 인자 뮤 캐피시터는 공정기술에 의해 정해진다.

채널 컨덕턴스 Gds의 표현식에서 세번째 인자는 과구동 전압 vov이다.

r=1/gds

vDs가 작게 유지되면 모스펫이 게이트 전압 Vgs에 의해 그 값이 조절되는 선형 저항 Rds로 동작한다는 것을 언급하면서 이절을 마치려고한다.

5.1.5 Vds의 증가에 따른 동작

Vds가 증가하는 경우를 고찰하자. 이를 위해 Vgs가 Vt보다 큰 값으로 일정하게 유지되게 하자.

이관계식은 Id-vds 곡선의 반포물선 부분을 표현한다. 이것은 Vds=0까지 이르는 그 전체 구간에 적용된다.

5.1.6 Vds>=Vov에 대한 동작 : 채널 핀치 오프와 전류 포화

소자 동작에 대한 앞의 논의는 비록 채널이 경사졌지만, 그것은 여전히 드레인 끝에서 0이아닌 유한한 깊이를 가진다고 가정하였다.

드레인에서 채널 깊이가 0인것은 채널핀치 오프를 야기한다. Vds를 이값이상으로 증가시켜도 채널의 모양과 전하에는 영향을 미치지 않고, 채널을 통해 흐르는 전류는 Vds=Vov일때 도달한 값에서 일정하게 유지된다.

id=1/2k(w/l)v^2

포화영역에 들어갔다고 말한다. 포화가 일어날때의 전압 vds는 vdsat으로 표시된다.

Vdsat=Vov=Vgs-Vt

채널 핀치오프는 채널 차단을 의미하지 않는다는 점을 유의해야한다. 즉 전류는 핀치 오프 채널을 통하여 계속 흐르며, 채널의 드레인 끝에 도달한 전자들은 거기에 있는 공핍영역을 통하여 가속되어 드레인 단자로 들어간다.

5.7에 나타낸 트라이오드 영역이다.

끝으로 ic에 대한 표현식은 일반화 가능하다.

Lmin 0.4 tax 8 뮤 450 Vt=0.7

cox=3.45*10^-11/8*10^-9=4.32*10^-3 = 4.32

k'=뮤*커패시터=450*4.32

450*10^8*4.32*10^-15

194*10

b)포화 영역

100=1/2*194*8/0.8

Vov=0.32V

3)Vds 가 매우 작은 트라이오드 영역에 대해서

R=1/k'*W/L*Vov

따라서 1000=1/194*10^-6 * 10 * Vov

Vov=0.52v

Vgs=1.22V